Guide FIFO Complet : Principe de Fonctionnement et Techniques de Conception

FIFO (Premier Entré, Premier Sorti) est une technique de mise en mémoire utilisée dans les systèmes numériques pour stocker et transférer des données dans le même ordre dans lequel elles sont reçues. Elle aide à gérer le flux de données entre des blocs matériels fonctionnant à des vitesses ou dans des domaines d'horloge différents, faisant d'elle un composant essentiel dans les applications FPGA, ASIC, de communication et de traitement de données. Cet article explique les principes de fonctionnement du FIFO, les structures, les signaux d'état, les méthodes de passage de domaine d'horloge, les techniques de mise en œuvre et les applications pratiques.

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Qu'est-ce que FIFO ?

Comment fonctionne FIFO

FIFO (Premier Entré, Premier Sorti) est une méthode de stockage de données dans laquelle les premières données écrites dans un tampon sont également les premières données lues. Le principe de fonctionnement est similaire à celui d'une file d'attente. Les données entrent dans le tampon dans un ordre spécifique et y restent stockées jusqu'à ce qu'elles soient lues. Les données les plus anciennes quittent toujours le tampon en premier, tandis que les nouvelles données attendent derrière.

Dans les systèmes FPGA et ASIC, FIFO est couramment utilisé comme zone de stockage temporaire entre les circuits qui produisent des données et les circuits qui consomment des données. Au lieu d'envoyer des données directement d'un bloc à un autre, les données entrantes sont d'abord stockées dans le FIFO. Le circuit récepteur lit ensuite les données stockées lorsqu'il est prêt. Cette approche aide à maintenir un flux de données continu et fiable.

Contrairement à la mémoire ordinaire, FIFO ne nécessite pas de lignes d'adresse externes pour sélectionner les emplacements de stockage. Lors d'une opération d'écriture, les données entrantes sont automatiquement placées dans le prochain emplacement disponible dans le tampon. Lors d'une opération de lecture, les données stockées les plus anciennes sont automatiquement récupérées et envoyées à la sortie.

Ce processus est géré par des pointeurs d'écriture et de lecture internes. Lorsque de nouvelles données sont écrites, le pointeur d'écriture se déplace vers le prochain emplacement de stockage. Lorsque des données sont lues, le pointeur de lecture avance vers l'élément disponible suivant. Comme ces pointeurs fonctionnent automatiquement, FIFO nécessite moins de logique de contrôle que la mémoire conventionnelle.

L'inconvénient est que les données ne peuvent être accédées que de manière séquentielle. Contrairement à la RAM, FIFO ne peut pas accéder directement à un emplacement de stockage spécifique. Chaque opération de lecture suit l'ordre exact dans lequel les données ont été initialement écrites.

Pourquoi FIFO est utilisé dans les systèmes numériques

FIFO est largement utilisé lorsque différentes parties d'un système fonctionnent à des vitesses différentes. Dans de nombreuses applications, un dispositif génère des données en continu tandis qu'un autre dispositif traite ou transmet ces données à un rythme plus lent. Sans stockage temporaire, les données entrantes peuvent arriver plus vite qu'elles ne peuvent être traitées, entraînant une perte de données.

Par exemple, un convertisseur analogique-numérique (ADC) peut générer en continu des échantillons numériques tandis qu'un processeur, un bus PCI ou une interface de communication traite ces échantillons à une vitesse différente. Un FIFO agit comme un tampon intermédiaire qui stocke les données entrantes et les libère lorsque le circuit récepteur est prêt. Cela permet aux deux côtés du système de fonctionner de manière indépendante sans perdre d'informations.

FIFO peut également résoudre les désaccords de largeur de données entre les dispositifs. Dans certains systèmes, un dispositif peut produire des données de 8 bits tandis qu'un autre en attend des données de 16 bits. La communication directe peut nécessiter une logique de conversion supplémentaire pour réorganiser les données.

Un FIFO peut simplifier ce processus en stockant temporairement les données entrantes et en les présentant dans un format correspondant au dispositif récepteur. Cette capacité aide différents blocs matériels à échanger des données efficacement tout en réduisant la complexité des interfaces.

Types de FIFO

Les structures FIFO sont généralement divisées en FIFO synchrones et FIFO asynchrones.

Un FIFO synchrone utilise un seul signal d'horloge pour les opérations de lecture et d'écriture. Parce que toutes les activités se produisent sous la même source d'horloge, les relations temporelles sont plus faciles à gérer et à vérifier. Les FIFOs synchrones sont couramment utilisés lorsque les données restent dans un seul domaine d'horloge.

Un FIFO asynchrone utilise des horloges séparées pour l'écriture et la lecture. Les données peuvent entrer dans le FIFO en utilisant une fréquence d'horloge et sortir en utilisant une autre. Comme les deux horloges fonctionnent indépendamment, les FIFOs asynchrones sont largement utilisés pour transférer des données entre différents domaines d'horloge.

Cette capacité est particulièrement importante dans les systèmes FPGA où les processeurs, les interfaces de communication, les contrôleurs de mémoire et les périphériques fonctionnent souvent à des fréquences différentes.

Signaux d'état FIFO et gestion du tampon

Le fonctionnement fiable du FIFO dépend de la connaissance de la quantité de données actuellement stockées dans le tampon. Si de nouvelles données continuent d'arriver après que le FIFO a atteint sa capacité, des informations valides peuvent être écrasées. De même, tenter de lire des données d'un FIFO vide produit des résultats invalides.

Pour éviter ces conditions, les conceptions de FIFO utilisent plusieurs signaux d'état.

Le drapeau plein indique que tous les emplacements de stockage disponibles sont occupés et qu'aucune donnée supplémentaire ne peut être écrite. Le drapeau vide indique qu'aucune donnée valide n'est disponible pour la lecture.

De nombreuses implémentations de FIFO fournissent également des indicateurs presque pleins et presque vides. Ces signaux agissent comme des avertissements précoces avant que le FIFO n'atteigne une condition complètement pleine ou complètement vide. La logique de contrôle peut utiliser ces signaux pour ralentir, arrêter ou ajuster les transferts de données avant qu'un débordement ou un sous-dimensionnement ne se produise.

Parce que ces indicateurs d'état affectent directement l'intégrité des données et la fiabilité du système, ils font partie intégrante de la conception de FIFO.

Structures FIFO et leurs différences

Principales structures FIFO

Les structures FIFO sont généralement divisées en FIFO à horloge unique (SCFIFO) et FIFO à double horloge (DCFIFO). Ces structures sont conçues pour supporter différentes relations d'horloge et exigences de transfert de données.

Les structures FIFO les plus courantes incluent :

• SCFIFO (FIFO à horloge unique)

• DCFIFO (FIFO à double horloge)

• DCFIFO Largeurs mélangées (FIFO à double horloge avec différentes largeurs de données de lecture et d'écriture)

Dans la plupart des documentations FPGA, les FIFOs à double horloge standard et les FIFOs à double horloge de largeur mixte sont tous deux classés comme des FIFOs à double horloge, à moins qu'une distinction ne soit requise.

La sélection d'une structure FIFO dépend principalement de la manière dont les données entrent et sortent du tampon. La relation entre l'horloge d'écriture et l'horloge de lecture est généralement le facteur le plus important lors du choix de l'architecture FIFO appropriée.

FIFO à horloge unique (SCFIFO)

Un FIFO à horloge unique utilise un signal d'horloge pour contrôler à la fois les opérations d'écriture et de lecture. Comme les deux processus fonctionnent dans le même domaine d'horloge, le contrôle temporel est relativement simple et les problèmes de synchronisation sont minimisés.

Lorsque des données valides arrivent à l'entrée du FIFO et qu'une demande d'écriture est affirmée, les données sont stockées dans le prochain emplacement mémoire disponible à l'égard actif de l'horloge. À mesure que d'autres données arrivent, le pointeur d'écriture continue d'avancer à travers la zone de stockage FIFO.

Lorsque une demande de lecture est affirmée, le FIFO récupère les données stockées les plus anciennes et les place en sortie. Le pointeur de lecture avance alors vers le prochain emplacement stocké. Ce mouvement continu des pointeurs de lecture et d'écriture permet aux données de circuler à travers le FIFO dans le bon ordre.

Les FIFOs à horloge unique fournissent également plusieurs signaux d'état qui aident à surveiller les conditions du tampon. Le drapeau plein indique que tous les emplacements de stockage sont occupés et que les écritures supplémentaires doivent être arrêtées. Le drapeau presque plein avertit que le FIFO approche de sa capacité.

Le drapeau vide indique qu'aucune donnée valide ne reste dans le tampon, tandis que le drapeau presque vide avertit qu'il ne reste qu'une petite quantité de données. De nombreuses implémentations incluent également un compteur de mots utilisés, qui signale la quantité de données actuellement stockées dans le FIFO.

Ces indicateurs permettent à la logique environnante de prendre des décisions de lecture et d'écriture sécurisées tout en maintenant un fonctionnement fiable du FIFO.

FIFO à double horloge (DCFIFO)

Un FIFO à double horloge utilise des horloges séparées pour les opérations d'écriture et de lecture. Le côté écriture fonctionne dans un domaine d'horloge, tandis que le côté lecture fonctionne dans un autre.

Les données entrantes sont écrites dans le FIFO en utilisant l'horloge d'écriture. Une fois stockées, les données restent à l'intérieur du tampon jusqu'à ce que le côté de lecture les récupère en utilisant l'horloge de lecture. Comme les deux horloges sont indépendantes, le FIFO peut transférer en toute sécurité des données entre différents domaines d'horloge.

Cette capacité fait des FIFOs à double horloge l'une des solutions les plus courantes pour le passage de domaine d'horloge dans les systèmes FPGA.

Pour soutenir un fonctionnement fiable, les FIFOs à horloge duale fournissent des signaux d'état pour les deux côtés de l'interface. Le côté d'écriture utilise généralement des signaux tels que wrfull et wrempty pour indiquer les conditions du tampon côté écriture. Le côté lecture utilise couramment rdfull et rdempty pour indiquer la disponibilité des données pour la lecture.

Des compteurs séparés sont également souvent fournis afin que chaque domaine d'horloge puisse surveiller la quantité de données stockées de manière indépendante. Ces indicateurs permettent aux deux côtés du FIFO de prendre des décisions sans interférer les uns avec les autres.

FIFO à Horloge Duale de Largeur Mixte

Certaines applications nécessitent des largeurs de données différentes du côté écriture et du côté lecture du FIFO. Dans ces situations, un FIFO à Horloge Duale de Largeur Mixte peut être utilisé.

Par exemple, des données peuvent être écrites dans le FIFO sous forme de mots de 16 bits mais lues sous forme de mots de 8 bits. Le FIFO réorganise automatiquement les informations stockées et effectue la conversion de largeur requise tout en préservant la séquence de données originale.

Cette fonctionnalité est utile lors de la connexion de dispositifs utilisant des largeurs de bus différentes. Au lieu d'ajouter des circuits de conversion séparés, le FIFO gère l'adaptation de largeur en interne.

Quand Utiliser Chaque Structure FIFO

Un FIFO à Horloge Unique est généralement utilisé lorsque la lecture et l'écriture se produisent dans le même domaine d'horloge. Son architecture plus simple facilite l'analyse temporelle et l'implémentation.

Un FIFO à Horloge Duale est préféré lorsque les données doivent circuler entre des domaines d'horloge indépendants. Il fournit une traversée de domaine d'horloge fiable et aide à éliminer les problèmes de synchronisation.

Lorsque la traversée de domaine d'horloge et la conversion de largeur de données sont toutes deux requises, un FIFO à Horloge Duale de Largeur Mixte offre une solution efficace en combinant les deux fonctions au sein d'une seule structure FIFO.

Fonctions FIFO dans différentes structures

Pourquoi le FIFO est-il Important dans les Systèmes Numériques

Le FIFO agit comme une zone de stockage temporaire entre différentes parties d'un système numérique. Dans de nombreuses applications, les données n'arrivent pas et ne sortent pas à la même vitesse. Un dispositif peut générer des données en continu, tandis qu'un autre dispositif peut traiter ou transmettre ces données à une vitesse plus lente. Sans un tampon entre eux, les données entrantes peuvent s'accumuler plus rapidement qu'elles ne peuvent être traitées, entraînant une perte de données.

Un FIFO résout ce problème en stockant les données lorsqu'elles arrivent et en les libérant lorsque le circuit récepteur est prêt. Cela crée un flux d'informations plus fluide et permet à différentes parties du système de fonctionner plus efficacement sans nécessiter une coordination temporelle parfaite.

Au-delà du simple tamponnage, le FIFO aide également à améliorer la performance globale du système. En collectant temporairement les données avant le transfert, le FIFO réduit le nombre d'opérations d'accès au bus et minimise les surcoûts de communication inutiles. Cela permet d'utiliser les ressources du système de manière plus efficace.

Le FIFO peut également réduire la charge de travail du processeur. Au lieu de forcer le CPU à gérer chaque transfert de données individuel, les données peuvent être accumulées dans le FIFO et traitées en blocs plus importants. Cette approche améliore l'efficacité et libère des ressources du processeur pour d'autres tâches.

Un autre avantage important est le support des opérations de Direct Memory Access (DMA). Dans les systèmes haute vitesse, le DMA permet aux données de circuler directement entre les périphériques et la mémoire sans l'implication constante du CPU. Le FIFO fournit le stockage temporaire nécessaire pour soutenir ces transferts et maintenir un flux de données continu.

Sans tampon FIFO et support DMA, le processeur peut passer une quantité significative de temps à gérer le mouvement des données, ce qui peut réduire la performance globale du système et augmenter le risque de goulets d'étranglement de transmission.

FIFO à Horloge Unique

Un FIFO à Horloge Unique est généralement utilisé lorsque l'opération d'écriture et l'opération de lecture sont contrôlées par le même signal d'horloge. Comme les deux côtés du FIFO fonctionnent dans le même domaine d'horloge, la gestion du timing est plus simple et les problèmes de synchronisation sont plus faciles à éviter.

Une application courante est l'acquisition de données de capteurs. Dans de nombreux systèmes, un capteur peut générer des données beaucoup plus rapidement que l'interface de communication responsable de la transmission de ces données à un autre dispositif.

Par exemple, un FPGA peut collecter des données d'un capteur par le biais d'une interface SPI haute vitesse. Chaque échantillon de capteur arrive rapidement et doit être stocké immédiatement pour éviter de perdre des informations. En même temps, les données collectées peuvent devoir être transmises par une interface UART fonctionnant à un débit beaucoup plus bas.

Lorsque les données du capteur entrent dans le FPGA, elles sont écrites directement dans le FIFO. Les données stockées attendent ensuite à l'intérieur du tampon pendant que l'UART les transmet progressivement à sa propre vitesse. À mesure que les données sortent du FIFO, de nouveaux échantillons de capteur continuent d'entrer dans le tampon. Ce processus continu d'écriture et de lecture permet aux deux côtés du système de fonctionner à des débits de données différents tout en restant synchronisés par la même source d'horloge.

En absorbant les différences de vitesse temporaires entre la collecte de données et la transmission de données, un FIFO à horloge unique aide à maintenir un flux de données stable et prévient la perte de données.

FIFO à horloge double

Un FIFO à horloge double est conçu pour des systèmes dans lesquels le côté écriture et le côté lecture fonctionnent avec des signaux d'horloge différents. Cette situation est courante dans les conceptions FPGA car de nombreux blocs fonctionnels fonctionnent à des fréquences et exigences de timing différentes.

Lorsque les données passent d'un domaine d'horloge à un autre, des connexions directes peuvent créer des problèmes de synchronisation. Les données peuvent arriver trop tôt, trop tard ou pendant des fenêtres temporelles instables, entraînant un fonctionnement peu fiable.

Un FIFO à horloge double fournit une frontière sûre entre les deux domaines d'horloge. Les données entrantes sont écrites dans le FIFO en utilisant l'horloge source. Une fois stockées, les données restent dans le tampon jusqu'à ce que le côté de destination les lise en utilisant sa propre horloge. Le FIFO gère en interne le processus de transfert afin que les deux domaines d'horloge puissent fonctionner indépendamment.

Un système de traitement vidéo fournit un bon exemple. Une caméra peut capturer des données d'image en utilisant une fréquence d'horloge, tandis qu'un contrôleur VGA sort des données d'image en utilisant une fréquence d'horloge différente. Au fur et à mesure que les données d'image sont générées par la caméra, elles sont continuellement écrites dans le FIFO. Le contrôleur VGA lit ensuite les données d'image stockées à la cadence requise pour la sortie d'affichage.

Parce que l'horloge d'écriture et l'horloge de lecture sont complètement indépendantes, le FIFO agit comme un pont entre les deux systèmes de timing. Cela permet aux données d'image de se déplacer de manière fiable de l'interface de la caméra à l'interface d'affichage sans erreurs de synchronisation.

Pour cette raison, les FIFOs à horloge double sont largement utilisés pour le passage de domaines d'horloge, le transfert de données à haute vitesse, les systèmes de traitement vidéo, les interfaces de communication et d'autres applications où les données doivent se déplacer entre des environnements de timing indépendants.

Comment utiliser FIFO dans Altera FPGA

Méthodes courantes pour mettre en œuvre FIFO

Les dispositifs FPGA Altera fournissent plusieurs façons de mettre en œuvre la fonctionnalité FIFO. La meilleure méthode dépend des exigences de conception, du calendrier de développement et du niveau de personnalisation nécessaire.

Dans la plupart des projets, l'objectif est le même. Un FIFO doit être ajouté entre deux blocs fonctionnels afin que les données puissent être stockées temporairement, transférées de manière fiable et traitées à la vitesse requise. La différence réside dans la manière dont le FIFO est créé et intégré dans la conception FPGA.

Trois méthodes d'implémentation courantes sont largement utilisées dans le développement FPGA Altera.

Création d'un FIFO personnalisé avec du code RTL

La première méthode consiste à construire un FIFO directement en utilisant du code RTL (Niveau de Transfert d'Enregistrement).

Dans cette approche, le concepteur crée la structure complète du FIFO, y compris le tableau de mémoire, le pointeur de lecture, le pointeur d'écriture, la logique de détection de plein, la logique de détection de vide et la logique de contrôle. Chaque partie du fonctionnement du FIFO est définie manuellement dans le code HDL.

Cette méthode offre le niveau de flexibilité le plus élevé. La profondeur du FIFO, la largeur des données, les indicateurs d'état, et le comportement de contrôle peuvent tous être personnalisés pour correspondre aux exigences spécifiques de l'application. Des fonctionnalités supplémentaires peuvent également être ajoutées si les implémentations FIFO standard ne fournissent pas la fonctionnalité requise.

Cependant, le développement d'un FIFO à partir de zéro nécessite une bonne compréhension de l'architecture FIFO, de l'analyse de timing et des techniques de conception FPGA. Plus de vérification et de tests sont également nécessaires pour garantir un fonctionnement fiable dans toutes les conditions.

Pour cette raison, le développement de FIFO personnalisé est généralement réservé aux applications qui nécessitent des fonctionnalités spécialisées ou des exigences de performance uniques.

Utilisation de cœurs IP FIFO open-source ou tiers

La deuxième méthode consiste à utiliser un cœur IP FIFO open-source ou tiers.

Au lieu de concevoir le FIFO depuis le début, un module FIFO existant est importé dans le projet et connecté à la logique environnante. Étant donné que le code source est souvent disponible, la conception peut toujours être modifiée lorsque des fonctionnalités ou des ajustements supplémentaires sont nécessaires.

Cette approche peut réduire considérablement le temps de développement. Une grande partie de l'architecture FIFO a déjà été créée, testée et validée, permettant aux concepteurs de se concentrer sur l'intégration du système plutôt que sur le développement FIFO de bas niveau.

Lorsque les exigences du projet diffèrent légèrement du comportement FIFO standard, le code source peut être modifié pour prendre en charge la fonctionnalité désirée tout en évitant l'effort requis pour créer une conception FIFO complètement nouvelle.

Utilisation du cœur IP FIFO Quartus II

La méthode la plus courante consiste à utiliser les cœurs IP FIFO fournis par le logiciel Quartus II.

Quartus II comprend des générateurs FIFO intégrés qui permettent de créer des structures FIFO via une interface de configuration graphique. Au lieu d'écrire manuellement la logique FIFO, le concepteur sélectionne les paramètres requis et laisse le logiciel générer automatiquement l'implémentation.

Lors de la configuration, plusieurs paramètres importants peuvent être définis. Cela inclut :

• Type FIFO (horloge unique ou horloge duale)

• Largeur de données

• Profondeur FIFO

• Options d'implémentation mémoire

• Signaux d'état plein et vide

• Seuils presque plein et presque vide

• Paramètres d'horloge de lecture et d'écriture

Une fois les paramètres sélectionnés, Quartus II génère les fichiers FIFO et la logique de support nécessaires pour la conception FPGA.

Génération et optimisation FIFO

Une fois la configuration FIFO terminée, Quartus II crée automatiquement une implémentation optimisée pour le dispositif FPGA Altera sélectionné.

Le FIFO généré peut ensuite être connecté directement à la logique environnante. Les données entrantes sont connectées à l'interface d'écriture, les données sortantes sont connectées à l'interface de lecture, et les signaux d'état sont utilisés pour contrôler le flux de données dans tout le système.

Parce que la conception générée est optimisée pour l'architecture FPGA cible, l'utilisation des ressources est généralement plus efficace que de nombreuses implémentations développées manuellement. Le temps de développement est également réduit car une grande partie du travail de conception, de vérification et d'optimisation est effectuée automatiquement par le logiciel.

Pour la plupart des projets FPGA, le cœur IP FIFO de Quartus II fournit le chemin le plus rapide et le plus simple pour mettre en œuvre une fonctionnalité FIFO fiable tout en maintenant une utilisation efficace des ressources FPGA.

Conclusion

Le FIFO fournit un moyen simple et fiable de mettre en mémoire tampon des données, d'adapter les taux de transfert et de soutenir la communication entre différents composants du système. En comprenant les architectures FIFO, les signaux d'état, le fonctionnement synchrone et asynchrone, et les méthodes d'implémentation, les concepteurs peuvent améliorer l'intégrité des données, prévenir les conditions de débordement et de sous-débordement, et construire des systèmes numériques plus efficaces.

Questions Fréquemment Posées [FAQ]

1. Pourquoi les tampons FIFO sont-ils essentiels lorsque différentes parties d'un système numérique fonctionnent à des vitesses différentes ?

Les tampons FIFO agissent comme un stockage temporaire entre les circuits producteurs de données et les circuits consommateurs de données. Lorsque qu'un appareil génère des données plus rapidement qu'un autre ne peut les traiter, le FIFO stocke l'information entrante et la libère lorsque le dispositif récepteur est prêt. Cela empêche la perte de données, améliore la fiabilité du système et permet aux deux circuits de fonctionner indépendamment sans nécessiter une parfaite correspondance de vitesse.

2. Pourquoi les FIFOs asynchrones sont-ils largement utilisés pour le croisement de domaines d'horloge dans les conceptions FPGA ?

Les FIFOs asynchrones utilisent des horloges séparées pour les opérations d'écriture et de lecture, permettant ainsi aux données de circuler en toute sécurité entre des domaines d'horloge indépendants. Cela évite les problèmes de synchronisation et de timing qui peuvent survenir lorsque les signaux sont transférés directement entre des circuits fonctionnant à des fréquences différentes. En conséquence, les FIFOs asynchrones sont couramment utilisés dans les interfaces de communication, les systèmes vidéo, les processeurs et les contrôleurs de mémoire.

3. Comment les signaux d'état FIFO aident-ils à prévenir les conditions de débordement et de sous-débordement ?

Les signaux d'état FIFO fournissent des informations en temps réel sur l'utilisation du tampon. Les indicateurs plein et presque plein avertissent lorsque l'espace de stockage commence à manquer, tandis que les indicateurs vide et presque vide indiquent lorsqu'il reste peu ou pas de données disponibles. Ces signaux permettent à la logique de contrôle d'ajuster les transferts de données avant que des erreurs ne se produisent, aidant ainsi à maintenir l'intégrité des données et le bon fonctionnement du système.

4. Pourquoi les FIFOs à double horloge sont-ils couramment utilisés dans les systèmes de traitement vidéo ?

Les systèmes vidéo impliquent souvent des dispositifs fonctionnant à différentes fréquences d'horloge, comme des caméras et des contrôleurs d'affichage. Un FIFO à double horloge stocke les données d'image entrantes à l'aide d'une horloge et permet de les lire avec une autre horloge. Cela crée un pont fiable entre les deux domaines de timing et garantit un transfert continu d'images sans erreurs de synchronisation ni corruption de données.

5. Pourquoi de nombreux concepteurs FPGA préfèrent-ils les cœurs IP FIFO de Quartus II plutôt que de créer des FIFOs à partir de zéro ?

Les cœurs IP FIFO de Quartus II simplifient le développement en générant automatiquement une logique FIFO optimisée basée sur des paramètres définis par l'utilisateur tels que la profondeur, la largeur, le type d'horloge et les signaux d'état. Cela réduit le temps de conception, minimise les efforts de vérification et offre souvent une meilleure utilisation des ressources que les implémentations codées manuellement, ce qui en fait la solution préférée pour la plupart des projets FPGA.